Об этом курсе

Недавно просмотрено: 103,540
Сертификат, ссылками на который можно делиться с другими людьми
Получите сертификат по завершении
100% онлайн
Начните сейчас и учитесь по собственному графику.
Гибкие сроки
Назначьте сроки сдачи в соответствии со своим графиком.
Промежуточный уровень
Прибл. 36 часов на выполнение
Английский

Приобретаемые навыки

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL
Сертификат, ссылками на который можно делиться с другими людьми
Получите сертификат по завершении
100% онлайн
Начните сейчас и учитесь по собственному графику.
Гибкие сроки
Назначьте сроки сдачи в соответствии со своим графиком.
Промежуточный уровень
Прибл. 36 часов на выполнение
Английский

от партнера

Placeholder

Колорадский университет в Боулдере

Сделайте шаг навстречу диплому магистра.

курс входит в онлайн-программу ''Master of Science in Electrical Engineering' от партнера Колорадский университет в Боулдере. Если вы переходите на полную программу, курсы засчитываются при получении диплома.

Программа курса: что вы изучите

Неделя
1

Неделя 1

8 ч. на завершение

Basics of VHDL

8 ч. на завершение
10 видео ((всего 48 мин.)), 2 материалов для самостоятельного изучения, 6 тестов
10 видео
Why Learn VHDL?1мин
FPGA Design Flow3мин
Intro to VHDL: Finite State Machine3мин
How to speak VHDL, first phrases6мин
VHDL Assignments, Operators, Types3мин
VHDL Rules and Syntax, Interface Ports3мин
VHDL in ModelSim: Download and Install3мин
VHDL in ModelSim: Adding to your Toolkit6мин
Submitting VHDL Programming Assignments11мин
2 материала для самостоятельного изучения
Misson 2-001: Week 1 Readings
Files for Week 1 Programming Assignments10мин
2 практических упражнения
VHDL Find the Code Errors30мин
Module 1 Quiz30мин
Неделя
2

Неделя 2

12 ч. на завершение

VHDL Logic Design Techniques

12 ч. на завершение
10 видео ((всего 52 мин.)), 2 материалов для самостоятельного изучения, 6 тестов
10 видео
Combinatorial Circuits4мин
Synchronous Logic: Latches and Flip Flops4мин
Synchronous Logic: Counters and Registers6мин
Buses and Tristate Buffers3мин
Modular Designs: Components, Generate and Loops in VHDL3мин
Test Benches in VHDL: Combinatorial8мин
Test Benches in VHDL: Synchronous5мин
Memory in VHDL7мин
Finite State Machines in VHDL8мин
2 материала для самостоятельного изучения
Week 2 Readings
Files for Week 2 Programming Assignments10мин
1 практическое упражнение
Module 2 Quiz30мин
Неделя
3

Неделя 3

7 ч. на завершение

Basics of Verilog

7 ч. на завершение
9 видео ((всего 92 мин.)), 2 материалов для самостоятельного изучения, 6 тестов
9 видео
Your First Verilog phrase11мин
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12мин
Verilog Statements and Operators16мин
Verilog Modules, Port Modes and Data Types10мин
Verilog Structure10мин
Testing with ModelSim5мин
Verilog Evaluation11мин
Submitting Verilog Programming Assignments10мин
2 материала для самостоятельного изучения
Week 3 Readings1ч 10мин
Files for Week 3 Programming Assignments10мин
2 практических упражнения
Verilog Find the Errors20мин
Module 3 Quiz30мин
Неделя
4

Неделя 4

10 ч. на завершение

Verilog and System Verilog Design Techniques

10 ч. на завершение
10 видео ((всего 48 мин.)), 2 материалов для самостоятельного изучения, 6 тестов
10 видео
Combinatorial Circuits5мин
Synchronous Logic: Latches and Flip Flops3мин
Synchronous Logic: Counters and Registers5мин
Buses and Tristate Buffers3мин
Modular Design in Verilog3мин
Testbenches in Verilog7мин
Testbenches in Verilog II2мин
Memory with Verilog4мин
Verilog Finite State Machines7мин
2 материала для самостоятельного изучения
Week 4 Readings15мин
Files for Week 4 Programming Assignments10мин
1 практическое упражнение
Module 4 Quiz30мин

Рецензии

Лучшие отзывы о курсе HARDWARE DESCRIPTION LANGUAGES FOR FPGA DESIGN

Посмотреть все отзывы

Специализация FPGA Design for Embedded Systems: общие сведения

FPGA Design for Embedded Systems

Часто задаваемые вопросы

Остались вопросы? Посетите Центр поддержки учащихся.